台积电美国工厂早期消费芯片良率比其同类工厂高 个百分点 4 (台积电美国工厂)

彭博社昨日（10 月 24 日）公布博文，报道称台积电位于美国亚利桑那州的首个晶圆厂早期消费阶段在良率上取得严重打破，相比拟台积电其它同类工厂高出 4 个百分点。

台积电美国分部总裁 Rick Cassidy 表示，台积电位于亚利桑那州凤凰城（Phoenix）工厂往年早些时辰进入早期消费，芯片良率比台积电位于中国台湾地域的相似工厂高出 4 个百分点。

媒体注：早期消费（early production）通常指的是在产品开发的初期阶段，启动小规模消费以测试和优化消费流程；而良率，是半导体行业的关键目的，直接影响到芯片厂的本钱回收才干。

这一打破不只优化了台积电在美国市场的竞争力，也为未来的投资和扩张奠定了基础，良率的提高意味着台积电能够更有效地应用资源，下降消费本钱，从而增强其在全球半导体市场中的位置。

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两大外乡晶圆厂宣布14nm，国际代工跨进新阶段

日前，国际最大的晶圆代工厂中芯国际官方转载了《浦东时报》的一篇文章，在文章的扫尾写到：“位于浦东张江哈雷路上的中芯南边集成电路制造有限公司（中芯南边厂）内，一颗颗芯片正“新颖出炉”，“新”在于芯片消费线是国际首条14纳米消费线。 该工厂也是目前中国大陆芯片制造范围的最强者中芯国际最先进的消费基地。 ”

文章进一步指出：“在去年三季度，该工厂第一代14纳米FinFET工艺已成功量产。 按规划达产后，中芯南边厂将建成两条月产能均为3.5万片的集成电路先进消费线。 12纳米技术也已末尾客户导入，下一代技术的研发也稳步展开。 重消费线将助力未来5G、物联网、车用电子等新兴运行的开展。 ”

无独有偶，国际另一家在晶圆代工方面有深化研讨的华虹集团也在近日举行的供应商大会上披露，公司在14nm上取得了严重进度，而更先进技术节点的先导工艺研发也正在放慢部署。

这两家国际抢先晶圆厂的宣布，标志着我国晶圆代工产业又迈进了一个新阶段。

筚路蓝缕：二十五年追逐的结果

假设从909工程立项末尾算起，目前中国大陆的两大晶圆厂曾经对业界抢先的厂商有了二十五年的追逐。 而翻看1996年的台积电，他们事先1um以下工艺的营收占比曾经到达了9.3%，而到中芯国际成立的2000年，台积电营收曾经做到了1662亿新台币，净利润也做到了651亿新台币，同比增长也区分高达127.3%和165.1%。

台积电在1996年到2000年的营收排行

从以上的数据可以看到，即使国度投入了少量的人力物力，甚至从 台湾 和国外招徕了不少专家，但中国芯片制造产业与事先的全球抢先水平有着不小的差距。 但后来的华虹集团（先进工艺关键是由旗下的华力微电子推进）和中芯国际却都在这个追逐中加快生长，和领头羊的差距也从曾经的遥遥无期，到如今可以看到领头羊的尾灯。 而这都是国际芯片制造人才多年研讨的结果。

以中芯国际为例，从2010年4月成立，当年八月末尾开工，到次年九月，中芯国际曾经在上海建了三座八英寸晶圆厂，这在事先发明了全球最快的建厂记载。 而在2002年九月，中芯国际北京两座12英寸工厂开工；2003年，中芯国际又收买了摩托罗拉在天津设立的八英寸芯片厂。

虽然在建厂方面，中芯国际走得比拟快，但在工艺方面，则相对慢半拍，这有一部分要素与事先一些 众所周知 的要素有关。

相关资料显示，在中芯国际的第一个工厂还在树立的时刻，该公司开创人张汝京就希望从美国出口0.18微米工艺的消费设备。 即使这不是美国最先进的工艺（事先0.13微米的工艺曾经量产），但张汝京还是大费周章，才干把这些工艺引出去。 这种状况不时延续到0.13微米、90纳米和65纳米的工艺上。 由于过去不时遵守承诺，中芯国际到45纳米的时刻赢得了协作同伴和美国 政府 的认可。

但到了28nm之后，中芯国际又在这里被“困”了。

据了解，中芯国际提供了包括传统的多晶硅（PolySiON）和后闸极（Gate last）的高介电常数金属闸极（HKMG）与High-KC制程。 依照他们的说法，这是他们在 2013 年第四季度推出的技术。 但其真实很长一段时期以内，中芯国际在28nm只是提供多晶硅的制程。 虽然公司表示在2017年2季度就末尾推出28nm HKMG制程，但从官方在2018年1月的报道我们可以看到，直到事先，中芯国际的28nm HKMG良率只做到40%，这离能被大家接受的大规模量产还有一段距离。

而反观台积电，由于一向以来有着“在制程上做到相对抢先”的理念，他们在2011年就末尾了28nm工艺投产，并在接上去的几年成功了迅速爬坡。 财报显示，在中芯国际推出28nm HKMG的那一季度，台积电28nm曾经奉献了公司27%的营收。 值得留意的是，台积电的10nm在这个季度曾经为公司带来了1%的营收，到了次季度，这个比例上升到10%，到2018年Q1更是飙升到19%。

台积电2017年Q2的营收散布

至于14nm，中芯国际联席CEO梁孟松曾在2019年Q2的财报 会议 上表示，“中芯国际第一代FinFET 14nm工艺曾经进入客户验证阶段，产品牢靠度与良率进一步优化”。

再看华力微电子，从该公司研发副总裁邵华先生在2019年的SEMICON China上的引见得知，他们自2010年1月建厂以来，到2019年曾经投入了80亿美元启动研发，公司也有张江和康桥两个厂。 特别是康桥厂二期，更是承当了华力微28nm到14nm等先进工艺的消费义务。 依照邵华事先的说法，华力微曾经可以提供28nmLP工艺，而到2019年年底则会量产HKC/HKC+，同时也在开发22nm ULP和14nm FinFET等。

而华虹供应商大会上的信息也显示，他们28nm工艺也都全线量产（包括28nm LP、28nm HK和28nm HKC+）、22nm研发加快推进，14nm则如扫尾所说，取得了严重进度。

打下了基础，能让他们更踏实地继续往前迈进。

内忧内乱：进一步提高的必要性

固然，无论是中芯国际还是华力微电子，他们未来在工艺上每行进一步都是很困难的。 由于随着制程的微缩，带来的技术难度是指数级增长的，同时要投入的本钱也是庞大的。 但综合思索外部和外部的状况，开展先进共有又是肯定的。

首先看一下外部状况，在过去的2019年，美国 政府 针对包括华为在内的多家中国企业所做的种种行为，曾经打破了技术无国界这个说法。 包括日经在线在内的多家外媒也都曾传言美国将会推进阻碍国际抢先晶圆厂给华为等中国厂商服务。 虽然这种说法遭到了当事方的否认，但无可否认，这也许会成为美国政客手中的一枚“棋子”。

还有一点就是，如今多家国际知名媒体也言之凿凿地说，美国 政府 将限制相关厂商给国际晶圆厂供货，这就倒逼国际设备行业的开展。 但在国外厂商遥遥抢先的前提下，一些新的设备假设想找大陆以外如台积电这样的先进晶圆厂配合，这是一个极高难度的事情。 但为了让设备往前走，假设要有先进工艺一同配合推进，也许能取得更好的效果。 这个能最终执行好，就肯定能到达双赢。

到来外部，一方面，正如最近的资讯所说，以华为为代表的一些国际厂商由于忌惮美国的“禁令”，曾经末尾陆续向以中芯国际和华虹等国际厂商寻求协助。 以华为为例，除了相对较落后的工艺外，他们对14nm、7nm和5nm等先进工艺有更多的需求。 再 加上 大数据、AI和5G等运行的兴起，要求更多更高性能的芯片，国际也有很多厂商正在野着这个目的行进。 对他们来说，假设国际有信得过的制造工艺协作同伴，他们肯定会将其列为协作首选。 但这也相同要求时期。

第三，三星和台积电这些抢先厂商曾经又往前走了一大步，国际厂商要想取得与他们同台竞技的时机，就更要求放慢步伐。

最新信息显示，台积电的5nm工艺曾经到达了50%的良率，公司也方案在Q2推进这个工艺的量产。 三星方面则在GAAFET上取得了打破，并方案在未来十年投入上千亿美元去与台积电争夺晶圆代工龙头的位置。 这些指导厂商在先进工艺制程、EUV光刻机、未来先进资料方面也有研讨，也是他们的中心竞争力所在，也值得国际厂商所学习的。

但关于这两家外乡厂商来说，未来在工艺开展路途上，是每个节点都去研发，或许依据要求跳过某些节点，而跃进到某个新阶段，这也是一个要求思索的疑问，让我们等候他们下一个十年。

全球首个3nm芯片将量产，三星造？

三星周四表示，它有望在本季度（即未来几周内）经常使用其 3GAE （早期 3 纳米级栅极全能）制造工艺末尾大批量消费。 该公告不只标志着业界首个3nm级制造技术，也是第一个经常使用环栅场效应晶体管（GAAFET）的节点。

三星在财报说明中写道：“经过全球上初次大规模消费 GAA 3 纳米工艺来增强技术抢先位置 。”（Exceed market growth by sustaining leadership in GAA process technology,adopt pricing strategies to ensure future investments, and raise the yield and portion of our advanced processe）

三星代工的 3GAE 工艺技术 是该公司首个经常使用 GAA 晶体管的工艺，三星官方将其称为多桥沟道场效应晶体管 (MBCFET)。

三星大约在三年前正式推出了其 3GAE 和 3GAP 节点。 三星表示，该工艺将成功 30% 的性能优化、50% 的功耗降低以及高达 80% 的晶体管密度（包括逻辑和 SRAM 晶体管的混合）。 不过，三星的性能和功耗的实践组合将如何发扬作用还有待观察。

通常上，与目前经常使用的 FinFET 相比，GAAFET 具有许多优势。 在 GAA 晶体管中，沟道是水平的并且被栅极包围。 GAA 沟道是经常使用外延和选择性资料去除构成的，这支持设计人员经过调整晶体管通道的宽度来准确调整它们。 经过更宽的沟道取得高性能，经过更窄的沟道取得低功耗。 这种精度大大降低了晶体管走漏电流（即降低功耗）以及晶体管性能可变性（假定一切正常），这意味着更快的产品交付时期、上市时期和更高的产量。 此外，依据运行资料公司最近的一份报告，GAAFET 有望将cell面积增加 20% 至 30% 。

说到运行，它最近推出的用于构成栅极氧化物叠层的高真空系统 IMS（集成资料处置方案）系统旨在处置 GAA 晶体管制造的关键应战，即沟道之间的空间十分薄以及堆积多晶硅的必要性。 在很短的时期内在沟道周围构成层栅氧化层和金属栅叠层。 运行资料公司的新型 AMS 工具可以经常使用原子层堆积 (ALD)、热步骤和等离子体处置步骤堆积仅 1.5 埃厚的栅极氧化物。 高度集成的机器还执行一切必要的计量步骤。

三星的 3GAE 是一种“早期”的 3nm 级制造技术，3GAE 将关键由三星 LSI（三星的芯片开发部门）以及或许一两个 SF 的其他 alpha 客户经常使用。 请记住，三星的 LSI 和 SF 的其他早期客户倾向于大批量制造芯片，估量 3GAE 技术将失掉相当普遍的运行，前提是这些产品的产量和性能契合预期。

过渡到全新的晶体管结构通常是一种风险，由于它触及全新的制造工艺以及全新的工具。 其他应战是一切新节点引入并由新的电子设计智能化 (EDA) 软件处置的新规划方法、规划规划规则和布线规则。 最后，芯片设计人员要求开发全新的 IP，多少钱昂贵。

外媒：三星3nm良率仅有20%

据外媒Phonearena报道，三星代工厂是仅次于巨头台积电的全球第二大独立代工厂。 换句话说，除了制造自己设计的 Exynos 芯片外，三星还依据高通等代工厂客户的第三方公司提交的设计来制造芯片。

Snapdragon 865 运行途理器 (AP) 由台积电经常使用其 7nm 工艺节点构建。 到了5nm Snapdragon 888 芯片组，高通回到了三星，并继续依托韩国代工厂消费 4nm Snapdragon 8 Gen 1。 这是目前为三星、小米、摩托罗拉制造的高端 Android 手机提供动力的 AP。

但在 2 月份，有报道称三星 Foundry 在其 4nm 工艺节点上的良率仅为 35%。 这意味着只要 35% 的从晶圆上切割上去的芯片裸片可以经过质量控制。 相比之下，台积电在消费 4nm Snapdragon 8 Gen 1 Plus 时成功了 70% 的良率。 换句话说，在一切条件相反的状况下，台积电在同一时期制造的芯片数量是三星代工的两倍。

这就造成台积电最终收到高通的订单，以构建其剩余的 Snapdragon 8 Gen1 芯片组以及 Snapdragon 8 Gen 1 Plus SoC。 我们还假定台积电将取得制造 3nm Snapdragon 8 Gen 2 的容许，即使高通要求向台积电支付溢价以让该芯片组的独家制造商在短时期内制造足够的芯片。

虽然三星最近表示其产量不时在提高，但《商业邮报》的一份报告称，三星 3nm 工艺节点的产量仍远低于公司的目的。 虽然三星代工厂的全环栅极 (GAA) 晶体管架构初次推出其 3 纳米节点，使其在台积电（台积电将推出其 2 纳米节点的 GAA 架构）上处于抢先位置，但三星代工厂在其早期 3 纳米消费中的良率不时处于10% 至 20%的范围 。

这不只是三星要求改良的极低良率，而且比 Sammy 在 4nm Snapdragon 8 Gen 1 中所阅历的上述 35% 良率还要蹩脚。

Wccftech 表示，据信息人士称，三星将从明年末尾向客户发货的 3nm GAA 芯片组的第一个“性能版本”实践上或许是新的外部 Exynos 芯片。 据报道，三星不时在为其智能手机开发新的 Exynos 芯片系列，但现阶段尚不清楚它们能否会经常使用 3nm GAA 工艺节点制造。

台积电和三星很快就会有新的应战者，由于英特尔曾表示，其目的是在 2024 年底之前接收行业的制程指导位置。 它还率先取得了更先进的极紫外 (EUV) 光刻机。

第二代 EUV 机器被称为High NA 或高数值孔径。 以后的 EUV 机器的 NA 为 0.33，但新机器的 NA 为 0.55。 NA 越高，蚀刻在晶圆上的电路图案的分辨率就越高。 这将协助芯片设计人员和代工厂制造出新的芯片组，其中包括的晶体管数量甚至超越了以后集成电路上经常使用的数十亿个晶体管。

它还将阻止代工厂再次经过 EUV 机器运转晶圆以向芯片参与额外的性能。 ASML 表示，第二代 EUV 机器发生的更高分辨率图案将提供更高的分辨率将使芯片特征小 1.7 倍，芯片密度参与 2.9 倍。

经过首先取得这台机器，英特尔将能够朝着从台积电和三星手中夺回制程指导位置的目的迈出一大步。

台积电3nm投产时期曝光

据台媒结合报报道，在晶圆代工三强争霸中，台积电和三星在3纳米争战，一直吸引全球半导体产业的目光。 据调查，一度因开发时程延误，造成苹果新一代处置器往年仍采用5纳米增强版N4P的台积电3纳米，近期取得严重打破。 台积电选择往年率先以第二版3纳米制程N3B，往年8月于往年南北两地，即新竹12厂研发中心第八期工厂及南科18厂P5厂同步投片，正式以鳍式场效电晶体（FinFET）架构，对决三星的盘绕闸极（GAA）制程。

据台积电引见，公司的3纳米（N3）制程技术将是5纳米（N5）制程技术之后的另一个全世代制程，在N3制程技术推出时将会是业界最先进的制程技术，具有最佳的PPA及电晶体技术。 相较于N5制程技术，N3制程技术的逻辑密度将参与约70%，在相反功耗下速度优化10-15%，或许在相反速度下功耗降低25-30%。 N3制程技术的开发进度契合预期且进度良好，未来将提供完整的平台来援助执行通讯及高效能运算运行，预期2021年将接获多个客户产品投片。 此外，估量于2022下半年末尾量产。

而如上所述，晶圆18厂将是台积电3nm的关键消费工厂。 资料系那是，台积电南科的Fab 18是现下的扩产重心，旗下有P1 P4共4座5纳米及4奈厂，以及P5 P8共4座3纳米厂，而P1 P3的Fab 18A均处于量产形态，至于P4 P6的Fab 18B厂消费线则已建置成功，而Fab 18B厂，即3纳米制程产线，早在去年年年底就已末尾启动测试芯片的下线投片。

在芯片设计企业还在为产能“钩心斗角”的时刻，晶圆制造范围又是另外一番现象。 对晶圆制造厂来说，眼下更关键的是3nm的打破。 谁率先量产了3nm，谁就将占领未来晶圆制造产业的制高点，甚至还会影响AMD、英伟达等芯片巨头的产品路途图。

毫无疑问，在3nm这个节点，目前能一决雌雄的只要台积电和三星，但英特尔显然也在往先进制程方面发力。 不过从近日的信息来看，台积电和三星两家企业在量产3nm这件事上启动的都颇为坎坷。 Gartner 剖析师 Samuel Wang表示，3nm 的斜坡将比之前的节点破费更长的时期。

近日，一份援用半导体行业信息来源的报告标明，据报道，台积电在其 3nm 工艺良率方面存在困难。 信息来源报告的关键传言是台积电发现其 3nm FinFET 工艺很难到达令人满意的良率。 但到目前为止，台积电尚未地下供认任何 N3 延迟，相反其宣称“正在取得良好进度”。

众所周知，台积电3nm在晶体管方面采用鳍式场效应晶体管（FinFET）结构，FinFET运用平面的结构，参与了电路闸极的接触面积，进而让电路愈加稳如泰山，同时也达成了半导体制程继续微缩的目的。 其实，FinFET晶体管走在3nm多多少少已是极限了，再向下将会遇到制程微缩而发生的电流控制漏电等物理极限疑问，而台积电之所以仍选择其很大部分要素是不用变化太多的消费工具，也能有较具优势的本钱结构。 特别关于客户来说，既不用有太多设计变化还能降低消费本钱，可以说是双赢局面。

从此前地下数据显示，与5nm芯片相比，台积电3nm芯片的逻辑密度将提高75%，效率提高15%，功耗降低30%。 据悉，台积电 3nm 制程已于2021年3 月末尾风险性试产并小量交货，估量将在2022年下半年末尾商业化消费。

从工厂方面来看，中国台湾南科18厂四至六期是台积电3nm量产基地。 客户方面，从上文可以看出，英特尔、苹果、高通等都选择了台积电。 大摩剖析师Charlie Chan日前宣布报告称，台积电在2023年的3nm芯片代工市场上简直是垄断性的，市场份额接近100%。

不同于台积电在良率方面的疑问，三星在3nm的困难是3 纳米GAA 制程树立专利IP 数量方面落后。 据南韩媒体报道，三星缺乏3 纳米GAA 制程相关专利，令三星感到不安。

三星在晶体管方面采用的是栅极盘绕型 (Gate-all-around，GAA) 晶体管架构。 相比台积电的FinFET晶体管，基于GAA的3nm技术本钱必需较高，但从性能表现过去看，基于GAA架构的晶体管可以提供比FinFET更好的静电特性，满足一定的珊极宽度要求，可以表现为相同工艺下，经常使用GAA架构可以将芯片尺寸做的更小。

平面晶体管、FinFET与GAA FET

与5nm制造工艺相比，三星的3nm GAA技术的逻辑面积效率提高了35%以上，功耗降低了50%，性能提高了约30%。 三星在去年6月正式宣布3nm工艺制程技术曾经成功流片。 此外，三星还曾宣布将在 2022 年推出 3nm GAA 的早期版本，而其“性能版本”将在 2023 年出货。

目前，在工厂方面，此前有信息称三星或许会在美国投资170亿美元树立3nm芯片消费线。 在客户方面，三星未有详细泄漏，但曾有信息称高通、AMD 等台积电重量级客户都有意导入三星 3nm 制程，但介于上述提到的韩媒报道高通已将其3nm AP处置器的代工订单交给台积电，三星3nm客户仍成谜。

在Pat Gelsinger于去年担任英特尔CEO之后，这家曾经在代工范围试水的IDM巨头又重新回到了这个市场。 同时，他们还提出了很雄壮的野心。

在本月18日投资人会议上，英特尔CEO Pat Gelsinger再次强调，英特尔2nm制程将在2024年上半年可量产，这个量产时期早于台积电，意味2年后晶圆代工业务与台积电竞争态势会更白热化。

虽然在3nm工艺方面，英特尔没有过多的泄漏，但是媒体去年的研讨报告剖析了台积电、三星、Intel及IBM四家厂商在相反命名的半导体制程工艺节点上的晶体管密度疑问，并对比了各家在10nm、7nm、5nm、3nm及2nm的晶体管密度状况。

在工厂方面，英特尔曾强调将斥资800亿欧元在欧洲设厂，英特尔德国担任人Christin Eisenschmid受访时泄漏，将在欧洲消费2nm或推进更小的芯片。 英特尔将2nm作为扩展欧洲消费才干的关键关键，以防止未来在先进技术竞争中落后。

总的来说，在3nm节点，台积电、三星和英特尔谁会是最后的赢家或许只要交给时期来判定，但从目前情势来看，台积电或略胜一筹。

3nm曾经到了摩尔定律的物理极限，往后又该如何开展？这曾经成为全球科研人员亟待寻求的解法。 目前，研讨人员大多试图在晶体管技术、资料方面寻求破解之法。

上述三星在3nm制程中经常使用的GAA晶体管就是3nm后很好的选择，GAA设计通道的四个面周围有栅极，可增加漏电压并改善对通道的控制，这是增加工艺节点时的关键。 据报道，台积电在2nm工艺上也将采用GAA晶体管。

纳米线是直径在纳米量级的纳米结构。 纳米线技术的基本吸引力之一是它们表现出弱小的电学特性，包括由于其有效的一维结构而发生的高电子迁移率。

最近，来自 HZDR 的研讨人员宣布，他们曾经经过实验证明了常年以来关于张力下纳米线的通常预测。 在实验中，研讨人员制造了由 GaAs 中心和砷化铟铝壳组成的纳米线。 最后，结果标明，研讨人员确实可以经过对纳米线施加拉伸应变来提高纳米线的电子迁移率。 测量到未应变纳米线和块状 GaAs 的相对迁移率参与约为 30%。 研讨人员以为，他们可以在具有更大晶格失配的资料中成功更显着的参与。

最近，英特尔一项关于“堆叠叉片式晶体管（stacked forksheet transistors）”的技术专利惹起了人们的留意。

英特尔表示，新的晶体管设计最终可以成功3D和垂直堆叠的CMOS架构，与目前最先进的三栅极晶体管相比，该架构支持参与晶体管的数量。 在专利里，英特尔描画了纳米带晶体管和锗薄膜的经常使用，后者将充任电介质隔离墙，在每个垂直堆叠的晶体管层中重复，最终取决于有多少个晶体管被相互堆叠在一同。

据了解，英特尔并不是第一家援用这种制造方法的公司，比利时研讨小组Imec在2019年就曾提出这个方法，依据 Imec 的第一个规范单元模拟结果，当运行于 2nm 技术节点时，与传统的纳米片方法相比，该技术可以显着提高晶体管密度。

垂直传输场效应晶体管（VTFET）由IBM和三星共同发布，旨在取代以后用于当今一些最先进芯片的FinFET技术。 新技术将垂直堆叠晶体管，支持电流在晶体管堆叠中上下流动，而不是目前大少数芯片上经常使用的将晶体管平放在硅外表上，然后电流从一侧流向另一侧。

据 IBM 和三星称，这种设计有两个优势。 首先，它将支持绕过许多性能限制，将摩尔定律扩展到 1 纳米阈值之外。 同时还可以影响它们之间的接触点，以提高电流并浪费动力。 他们表示，该设计或许会使性能翻倍，或许增加85%的动力消耗。

其实，关于3nm以后先进制程如何演进，晶体管制造只是处置方案的一部分，芯片设计也至关关键，要求片上互连、组装和封装等对器件和系统性能的影响降至最低。

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全球首款3nm芯片，正式发布

美国芯片公司Marvell表示，公司基于台积电3纳米（3nm）工艺打造的数据中心芯片正式发布。 据Marvell引见，公司在该节点中的业界首创硅构建模块包括112G XSR SerDes（串行器/解串行器）、Long Reach SerDes、PCIe Gen6/ CXL3.0SerDes和240Tbps并行芯片到芯片互连。

依照Marvell所说，SerDes和并行互连在芯片中充任高速通道，用于在chiplet外部的芯片或硅组件之间交流数据。 与2.5D和3D封装一同，这些技术将消弭系统级瓶颈，以推进最复杂的半导体设计。 SerDes还有助于增加引脚、走线和电路板空间，从而降低本钱。 超大规模数据中心的机架或许包括数以万计的SerDes链路。

依据他们提供的数据，新的并行芯片到芯片互连可成功高达240Tbps的聚合数据传输，比多芯片封装运行的可用替代方案快45%。 换句话说，互连传输速率相当于每秒下载部高清电影，虽然距离只要几毫米或更短。

Marvell将其SerDes和互连技术整合到其旗舰硅处置方案中，包括Teralynx开关，PAM4和相干DSP，Alaska以太网物理层（PHY）设备，OCTEON处置器，Bravera存储控制器，Brightlane汽车以太网芯片组和定制ASIC。 而转向3nm工艺使工程师能够降低芯片和计算系统的本钱和功耗，同时坚持信号完整性和性能。

3nm，台积电的新里程碑

据台积电引见，公司的3奈米（N3）制程技术将是5奈米（N5）制程技术之后的另一个全世代制程，在N3制程技术推出时将会是业界最先进的制程技术，具有最佳的PPA及电晶体技术。 相较于N5制程技术，N3制程技术的逻辑密度将参与约70%，在相反功耗下速度优化10-15%，或许在相反速度下功耗降低25-30%。

不过，N3的工艺窗口（发生定义结果的参数范围）相对较窄，就产量而言或许并不适宜一切运行。 而且，随着制造工艺变得越来越复杂，它们的寻路、研讨和开发时期也越来越长，所以我们不再看到台积电和其他代工厂每两年出现一个全新的节点。

关于N3，台积电的新节点导入周期将延伸至2.5年左右。 这意味着台积电将要求提供N3的增强版本，以满足其客户的需求，这些客户仍在寻求每瓦性能的改良以及每年左右晶体管密度的优化。

在2022年技术研讨会上，台积电也讨论了四种N3衍生制造工艺（总共五个3纳米级节点）——N3E、N3P、N3S和 N3X——这都将在未来几年推出。 这些N3变体旨在为超高性能运行提供改良的工艺窗口、更高的性能、更高的晶体管密度和增强的电压。

其中N3E提高了性能，降低了功耗，并参与了工艺窗口，从而提高了亮了。 但代价是该节点的逻辑密度略有降低。 与N5相比，N3E的功耗将降低34%（在相反的速度和复杂度下）或18%的性能优化（在相反的功率和复杂度下），并将逻辑晶体管密度提高1.6倍。

依据报道，台积电将在2024年左右的某个时刻推出N3P（其制造工艺的性能增强版本）以及N3S（该节点的密度增强版本）。 但台积电目前并未泄漏这些变体的更多信息。 关于那些无论功耗和本钱都要求超高性能的客户，台积电将提供N3X，实质上是N4X的思想承袭者。 相同，台积电没有泄漏有关该节点的详细信息，只是说它将支持高驱动电流和电压。

值得一提的是，台积电一切这些技术都将支持FinFlex，这是台积电的一项“秘方”性能，可大大提高设计灵敏性，并支持芯片设计人员准确优化性能、功耗和本钱。 简而言之，FinFlex支持芯片设计人员准确定制他们的构建模块，以成功更高的性能、更高的密度和更低的功耗。

在实践运行中，台积电的FinFlex技术将支持芯片设计人员在一个块内混合和婚配不同类型的规范单元，以准确定制性能、功耗和面积。 关于像CPU中心这样的复杂结构，这种优化提供了很多时机来提高中心性能，同时依然优化芯片尺寸。

但是，我们必需强调的是，FinFlex不能替代节点专业化（性能、密度、电压），由于工艺技术比单一工艺技术中的库或晶体管结构有更大的差异，但FinFlex看起来是优化性能、功率和本钱的好方法台积电的N3节点。 最终，这项技术将使基于FinFET的节点的灵敏性更接近于基于纳米片/GAAFET的节点，这些节点将提供可调理的通道宽度以取得更高的性能或降低功耗。

三星3nm，起了个大早

其实早在台积电发布3nm量产之前，三星早就宣布曾经成功了3nm工艺的量产。

2022年六月，三星宣布已末尾了采用环栅（GAA）晶体管架构的3纳米（nm）工艺节点的初始消费。 其中用到的多桥通道FET（MBCFET）是三星初次采用的GAA技术，该工艺打破了FinFET的性能限制，经过降低电源电压水平提高功率效率，同时还经过参与驱动电流才干提高性能。

该公司也正在末尾将纳米片晶体管与半导体芯片一同用于高性能、低功耗计算运行，并方案扩展到移动处置器。

三星表示，借助公司专有技术应用具有更宽通道的纳米片，与使用具有更窄通道的纳米线的GAA技术相比，可成功更高的性能和更高的能效。 应用3nm GAA技术，三星将能够调整纳米片的通道宽度，以优化功耗和性能，以满足各种客户需求。

此外，GAA的设计灵敏性十分有利于设计技术协同优化（DTCO），这有助于提高功率、性能、面积（PPA）优势。 与5nm工艺相比，第一代3nm工艺相比5nm功耗最高可降低45%，性能优化23%，面积增加16%，而第二代3nm工艺则功耗最高可降低50%，性能提高30%，面积增加35%。

如上所述，和台积电的工艺不一样，三星3nm采用了GAA晶体管，这开启了一个新时代。

自2019年他们最后宣布该技术以来，三星不时努力于3nm/GAAFET技术的研发。 三星特有的GAA晶体管技术是多桥通道FET（MBCFET），这是一种基于纳米片的成功。 基于纳米片的FET高度可定制，纳米片的宽度是定义功率和性能特征的关键目的：宽度越大，性能越好（在更高功率下）。

因此，专注于低功耗的晶体管设计可以经常使用更小的纳米片，而要求更高性能的逻辑可以经常使用更宽的纳米片。

在三星3nm被发布早期，业内人士不时在诟病其良率，但据业内人士泄漏，三星电子公司周一大幅提高了其为无晶圆厂客户消费的业界最先进的3纳米芯片的良率。 知情人士表示，三星的第一代3纳米工艺节点的消费良率到达了“完美水平”，但他没有进一步详细说明。

而在此前，台湾媒体报道称，台积电的3纳米工艺消费良率高达85%，高于三星。 但韩国业内信息人士淡化了这份报告，称这个数字似乎被夸张了。 他们表示，思索到台积电向苹果提供业界最小芯片的量产和交付时期表，其消费良率最多为50%。

依照媒体所说，由于在第一代3nm上折戟，三星正在鼎力投入到第二代工艺的研发中。

报告披露，三星第二代3nm GAA工艺将会在2024年量产，工艺将参与MBCFET架构，性能也将优化不少。 虽然三星并没有分享4nm节点的统计差异，但与该公司5nm工艺相比，第二代3nm GAA仍有望降低多达50%的功耗、优化30%性能、以及增加35%的晶片面积占用。

巨头会师2纳米，决战

虽然三星和台积电都在3nm上花了不少心思，但从过去的资讯和厂商的公告可以看到，似乎大家都对第一代的3nm工艺不感兴味。 例如市场上一度传言，苹果会成为台积电第一代3nm工艺的独一客户。 不过，这家美国巨头迄今都没有发布其3nm产品。

由此可见，第一代3nm不被看好是业界共识了。 但市场对工艺的追逐从目前看来，尚未中止。 除了这两家晶圆代工厂以外，据报道，英特尔也将在2023年年底推出其3nm工艺节点。 而他们似乎也把目光定在了2nm。

届时，英特尔的Intel20A（2nm）将迎来Angstrom时代，应用GAA（RibbonFET）晶体管和PowerVia技术提高功率坚持才干。 英特尔的竞争对手台积电将在2025年采用其2nm节点的GAA，在芯片制造商遇到小型化极限时让前者抢先一步。 再加上将于2025年成功2纳米原型线的日本新创企业Rapidus和三星。

对芯片公司而言，如何面对芯片设计应战和本钱应战，会是未来他们未来多年的头号大事。